Verilog MIPS32 CPU(四)-- RAM
- Verilog MIPS32 CPU(一)-- PC寄存器
- Verilog MIPS32 CPU(二)-- Regfiles
- Verilog MIPS32 CPU(三)-- ALU
- Verilog MIPS32 CPU(四)-- RAM
- Verilog MIPS32 CPU(五)-- CP0
- Verilog MIPS32 CPU(六)-- MDU
- Verilog MIPS32 CPU(七)-- DIV、DIVU
- Verilog MIPS32 CPU(八)-- 控制器
module ram( input clk, input wena, input [8:0] addr, input [31:0] data_in, output [31:0] data_out ); reg [31:0] state [0:512]; always@(posedge clk) begin if(wena) begin if(addr!=0) state[addr]<=data_in; end end assign data_out=state[addr]; endmodule