时序分析=动态时序分析+静态时序分析
动态时序分析简单讲就是gate-level simulation，仿真对象是netlist+sdf，通过SDF反标，得到gate跟net的delay，通过输入大量的激励来验证电路的功能。动态时序分析通常覆盖以下几方面：典型应用场景的功能验证、频率的动态切换、跨时钟域信号是否正确同步、PMU上电及断电的顺序是否正确并满足相应的时序要求、multi-cycle等特别逻辑的功能是否正确。但动态时序分析不是『完备』的分析方法，如果要得到100%的仿真覆盖率基本是天方夜谭。
静态时序分析（STA），不考虑电路的实际功能，用startpoint跟endpiont将电路切割成不可计数条timingpath——静态时序分析的基本对象。每条timingpath都有一个start point、一个end piont、若干个基本逻辑门单元（cell）、若干条连线（net）
1）STA要做的就是：根据cell的输入transition跟输出load，从对应的工艺库（library）里直接读取cell的延时（delay）跟输出的transition或从工艺库里读取相应的参数依据CCS模型计算cell的delay跟输出的transition；
2）根据读入的SPEF将R/C值反标到net上，并根据net delay计算模型计算net的delay；
3）得到整条timingpath的delay后跟用户通过SDC设置的目标delay进行比对，以确定该条timing path是否满足需求。
