sobel 算子边缘检测 用可综合verilog 实现， 可烧写到FPGA

sobel 算法 几个子模块的RTL view 。

compute 算法模块，addr_gen 地址产生器，state_machine 状态机，sobel_slave 从机。

除了这几个模块之外还有cpu，仲裁器，memory 行为模块（仿真测试用）。

下次把 算法模块具体解释以及代码。