【连载】 FPGA Verilog HDL 系列实例--------D 触发器
Verilog HDL 之 D 触发器
一、原理
触发器是能够储存1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原来的输出状态有关。
D触发器是触发器中的一种，也是应用的最多的一种，它的特性方程为
其逻辑功能如表1.1所示，
二、实现
在设计文件中输入Verilog代码
1 `timescale 1 ns / 1 ps
2
3 module Dflipflop ( Q ,CLK ,RESET ,SET ,D ,Qn );
4
5 input CLK ;
6 wire CLK ;
7 input RESET ;
8 wire RESET ;
9 input SET ;
10 wire SET ;
11 input D ;
12 wire D ;
13
14 output Q ;
15 reg Q ;
16 output Qn ;
17 wire Qn ;
18
19 assign Qn = ~Q ;
20
21 always @ ( posedge CLK or negedge SET or negedge RESET )
22 begin
23 if ( !RESET)
24 Q <= 0 ;
25 else if ( ! SET)
26 Q <= 1;
27 else Q <= D;
28
29 end
30 endmodule
