【连载】 FPGA Verilog HDL 系列实例--------数据选择器
Verilog HDL 之 数据选择器
一、原理
数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。
表1.1 八选一数据选择器真值表
二、实现
在设计文件中输入Verilog代码
1 `timescale 1 ns / 1 ps
2
3 module mux8_1 ( Y ,A ,D0, D1, D2, D3, D4, D5, D6, D7 ,G );
4
5 input [2:0] A ;
6 wire [2:0] A ;
7 input D0 ;
8 input D1 ;
9 input D2 ;
10 input D3 ;
11 input D4 ;
12 input D5 ;
13 input D6 ;
14 input D7 ;
15
16 input G ;
17 wire G ;
18
19 output Y ;
20 reg Y ;
21
22 always @(G or A or D0 or D1 or D2 or D3 or D4 or D5 or D6 or D7 )
23 begin
24 if (G == 1)
25 Y <= 0;
26 else
27 case (A )
28 3'b000 : Y = D0 ;
29 3'b001 : Y = D1 ;
30 3'b010 : Y = D2 ;
31 3'b011 : Y = D3 ;
32 3'b100 : Y = D4 ;
33 3'b101 : Y = D5;
34 3'b110 : Y = D6 ;
35 3'b111 : Y = D7 ;
36 default : Y = 0;
37 endcase
38 end
39
40 endmodule
