【连载】【FPGA黑金开发板】Verilog HDL那些事儿--听听低级建模的故事（五）

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2.4 听听低级建模的故事

经过两章的洗礼，这一章就放松放松吧 ... 听听我讲故事。

我大约初学FPGA有两个月左右后，我步入学习FPGA的瓶颈期。那时候，我虽然很好掌握Verilog HDL 语言的基础，并且很熟悉RTL级代码，可是我始终有一种“不可触及”的感觉。 我到底缺少什么呢？

带着这个问题，我浑浑噩噩的继续学习一段时间。期间我写了 “SMG接口设计” 和 “低级建模·仿顺序操作 思路篇”这两本笔记。“低级建模”的影子慢慢的在我脑海中隐现出来。同期间很不幸的，现实中要我陷入巨大改变。就这样一个思路就进入一个死胡同。

2010年6月，我进入莫工厂工作。现实总是残忍，同期我的经济和时间陷入危机，我不得不把所有的精神和时间往工作里抛去。在工厂工作，那种环境真的不是人所为，短短的一个月我被抽去许多学习的动力，兴趣，和感情。

眼下，我察觉到自己的问题。我请了一天假期，回家好好的思考思考。“想着想着，不知不觉我睡着了 ......

在梦中，“低级建模”不断挣扎，一股又一股的刺痛使我注意了现实中被疏忽的要事。在工作中。一项巨型的项目，需要几个部门共同维护，而且每一个部门都有几个个小组相互支撑，其中每一个小组中又有多少员工互相支持 (低级建模的基本思路)。

( ⊙ o ⊙ )啊（惊醒）！云之间，失去了一个月的热情，立即回到我的体内。

2010年7月，我放弃了加班的高薪，我用更多的时间去建立“低级建模”的基础。呵呵，我再一次遇见现实的残忍，我没有资源的支持 ，但是学习的路上总是柳暗花明，这个问题很巧妙的解决了。

到了2010年7月的末期，当我察觉这个思路逐渐成熟的时候，我开着手始写了另一本学习笔记 ......