2025年4月17日

一种在block design中，使用dma+fifo+触发模块的采集模式记录
摘要： 一种在block design中，使用dma+fifo+触发模块的采集模式记录 这个方式其实比较麻烦，但是确实是可用的，简单来讲，就是用普通FIFO代替了stream fifo 来实现稳定，大容量的dma传输（代码在最后面），这边做下记录（实际最好还是用stream fifo），不过还是建议使用我另 阅读全文
posted @ 2025-04-17 14:49 sp12138 阅读(2) 评论(0) 推荐(0)
 
 

2025年4月13日

Petalinux 构建 Qt 和 OpenCV 交叉编译开发环境
摘要： Petalinux 构建 Qt 和 OpenCV 交叉编译开发环境 事先声明，该随笔是根据原子 Linux 开发指南实操后记录，省去了大部分不重要的内容，不过还是建议完整的读完所有的内容后，再看省略后的内容，内容上只是crtl+CV的结果，建议看正点原子P15的完整内容。 定制根文件系统 rootf 阅读全文
posted @ 2025-04-13 20:23 sp12138 阅读(10) 评论(0) 推荐(0)
 
 

2025年4月6日

带AXI4-stream接口的自定义IP核example design分析（三）
摘要： DMA的设置 FIFO的设置，第二页默认 这里特别注意，fifo的复位一定要来自DMA的复位out，这个示例里使用全局复位影响不大，但其他有些情况下会带来问题 DMA读时钟100MHz FIFO写时钟250MHz，模拟高速ADC数据产生 同样的的情况，模拟四路数据传输，模拟多通道情况。MMCM IP 阅读全文
posted @ 2025-04-06 21:53 sp12138 阅读(116) 评论(0) 推荐(0)
 
 

2025年3月25日

带AXI4-stream接口的自定义IP核example design分析（二）
摘要： 该部分是配合DMA的写通道来仿真并确定实际使用过程中的带AXI4-stream接口的自定义IP核代码。 第一部分有提到，原example design在axi交换的时候存在两个问题。 第一是从机的tready信号一定要先于主机的valid信号。 第二是包传输的时候，存在tlast信号未被正确识别的问 阅读全文
posted @ 2025-03-25 18:03 sp12138 阅读(27) 评论(0) 推荐(0)
 
 

2025年3月24日

带AXI4-stream接口的自定义IP核example design分析（一）
摘要： 该随笔是在使用XLINX自定义IP核的功能中所记录，内容包含了如何自定义IP核，以及如何在XLINX的官方代码基础上进行修改，达到符合我们需求的目的。 背景如下，自定义IP核是为了在使用block design时，将rtl代码能够用图形化的方式加入到整个block design中从而能够更方便的使用 阅读全文
posted @ 2025-03-24 23:46 sp12138 阅读(38) 评论(0) 推荐(0)
 
 

2025年3月23日

AXI Interrupt Controller (INTC) v4.1 IP核学习（一）
摘要： 官方文档如下https://byu-cpe.github.io/ecen330/media/interrupts/pg099-axi-intc.pdf 介绍如下，简单来讲，这是一个将多个外部中断合并为一个中断输出的IP核，存储有中断向量地址、检查、启用和确认中断的寄存器并可以通过AXI4 Lite接 阅读全文
posted @ 2025-03-23 09:21 sp12138 阅读(75) 评论(0) 推荐(0)
 
 

2025年3月10日

天嵌通途xczu15eg学习笔记——PS端与PL端DMA的数据交互过程（附加LWIP协议栈）。
摘要： 本随笔是参考如下等人的分享并在个人理解上学习LWIP协议栈和xczu15eg的记录。 https://blog.csdn.net/little_soldier/article/details/122851442?spm=1001.2101.3001.6650.8&utm_medium=distrib 阅读全文
posted @ 2025-03-10 22:15 sp12138 阅读(98) 评论(0) 推荐(0)
 
 

2025年3月6日

天嵌通途xczu15eg学习笔记——PS端与PL端DMA的数据交互过程。
摘要： 该随笔参考了正点原子P15开发板 MPSoC-P15之嵌入式VITIS开发指南V1.0第二十一章 AXI DMA 环路测试的教程。 这里贴出网址http://www.openedv.com/docs/boards/fpga/MPSoC_P15.html。 硬件的配置过程这里不再展示，大家板卡情况不同 阅读全文
posted @ 2025-03-06 19:34 sp12138 阅读(50) 评论(0) 推荐(0)
 
天嵌通途xczu15eg学习笔记——PL端DDR4的MIG IP核配置及测试过程
摘要： 首先这是PL端的DDR4芯片，型号为MT40A256M16GE-075E，256Mx16，即512MB，由于不能上传附件，所以PDF还请大家自行上网搜索下载。 DDR4参数的获取参考了以下两个CSDN的博客。 https://ztzhang.blog.csdn.net/article/details 阅读全文
posted @ 2025-03-06 16:17 sp12138 阅读(56) 评论(0) 推荐(0)
 
 

2025年2月27日

PL端DDR4的MIG IP核配置及example design分析（个人记录）
摘要： 第一种配置方法如下。按最高2666MHz配置，这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 第二种配置方法如下。按2400MHz配置（需要换芯片型号），这边输入的参考时钟看个人板卡情况，我这边输入是200MHz。 这边是输入时钟设置及输出时钟设置。我这边输入是差分时钟，且不需要再要其 阅读全文
posted @ 2025-02-27 22:22 sp12138 阅读(117) 评论(0) 推荐(0)
 
 
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