基于BASYS2的VHDL程序与仿真——50%占空比8分频器

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一、新建工程

1.点击File->New Project，

 

2.点击Next

注：此处的simulator已经和modelsim关联，未关联可以先选默认。

3.点击Next，点击Finish。

        

二、新建源文件

右击程序文件，点击New Source。选择VHDL Module。

输入端口设置，如下图所示

三、编写程序代码

 

library IEEE;                                --库引用
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity freq_div_pro is              --实体，端口定义
    Port ( clk : in  STD_LOGIC;
           rst : in  STD_LOGIC;
           clk_8d : out  STD_LOGIC);
end freq_div_pro;

architecture Behavioral of freq_div_pro is    --结构体定义
signal cnt:STD_LOGIC_VECTOR(1 downto 0);
signal tmp:STD_LOGIC;                         --定义两个信号
begin
    process(rst,clk)                           --主进程
    begin
        if(rst = '1')then                       --异步清零
            cnt(1 downto 0) <= "00";
            tmp <= '0';
            elsif(clk'event and clk ='1')then    --上升沿有效
                cnt(1 downto 0) <=    cnt(1 downto 0) + 1;  --计数
                if(cnt(1 downto 0)="11")then
                    tmp <= not tmp;                                 --输出翻转，可以用T'触发器实现
                    cnt(1 downto 0) <= "00";                     --计数器复位
                end if;
        end if;
    end process;
    clk_8d <= tmp;                                         --输出

end Behavioral;

进行语法检查

然后点击Synthesize –XST 和Implement Design。

 

四、编写测试基准

选择simulation窗口，新建一个VHDL testbench，

编写代码如下：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
  
ENTITY freq_div_test IS
END freq_div_test;
 
ARCHITECTURE behavior OF freq_div_test IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
 
    COMPONENT freq_div_pro
    PORT(
         clk : IN  std_logic;
         rst : IN  std_logic;
         clk_8d : OUT  std_logic
        );
    END COMPONENT;
    

   --Inputs
   signal clk : std_logic := '1';
   signal rst : std_logic := '1';

     --Outputs
   signal clk_8d : std_logic;
   -- Clock period definitions
   constant clk_period : time := 20 ns;
 
BEGIN
    -- Instantiate the Unit Under Test (UUT)
   uut: freq_div_pro PORT MAP (
          clk => clk,
          rst => rst,
          clk_8d => clk_8d
        );
   -- Clock process definitions
   clk_process :process
   begin
        clk <= '0';
        wait for clk_period/2;
        clk <= '1';
        wait for clk_period/2;
   end process;
 
   -- Stimulus process
   stim_proc: process
   begin        
      -- hold reset state for 100 ns.     
        rst<='0' after 100 ns;
      wait;
   end process;
END;

选择仿真程序文件，点击Simulate Behavioral Model，弹出Modelsim程序，可以看到如下结果

 

波形如下，

注：本实验采用Modelsim进行仿真分析，Modelsim软件以及Xilinx和Modesim关联方法请参照以下链接操作。

链接: http://pan.baidu.com/s/1eQj5rrW 密码: c1ca