Verilog之语句位置

1.if语句、case语句必须放在always过程语句块中。
2.verilog的系统函数比如：\(display/\)monitor必须放在initial 过程语句块中。这点尚为理解为何，但必须这样用。
明明不是，initial语句块仅仅执行一次吗？可是$monitor等函数会执行好多次的。