VerilogHDL8位串行乘法器的分析（1）

　　硬件实现乘法的最基本一个思路就是利用移位操作来实现。公式可以表示为P=xy=∑x_k2^ky。这样输入量随着k的位置连续地变化，然后累加2^ky。

　　在国内一些教科书上对于串行乘法器几乎都给出“速度慢，延时很大”的简短定义，但是这些所谓的缺点究竟如何体现，在编写程序时候有哪些注意事项，还需要自己用HDL实现综合仿真才能体会。下面笔者就这两天的研究对其进行分析。先看下面的代码（主要算法已经省去，主流教材上有源代码）

always @ (posedge clk) begin
                case(state)
                    s0:begin                
                    end
                    s1:begin                        
                        end
                     s2: begin
                        end
                    default: begin
                            end
                endcase
            end        

　　在好几本书上提供的代码是没有default语句的，相信稍微学过Verilog的都知道case语句中如果没有default会在SLT级综合产生多余的锁存器，而这毕竟是理论，事实上，在这种情况下，缺少default，从波形图上看，它都是未知的即X，出现这种情况的原因，就是state没有被赋初值，所以永远也进入不到s0,s1,s2这3个状态中去。